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SJ 50597 50 97 半导体集成电路 JT54F74型FTTL双上升沿D 触发器详细规范1

时间:2012-5-28 14:42:50 作者:标准吧 来源:SJ 阅读:830次
SJ 50597 50 97 半导体集成电路 JT54F74型FTTL双上升沿D 触发器详细规范1
 

中华人民共和国电子行业军用标准

    半导体集成电路

54F74型FTTL双上升沿D

    SJ 50597/50-97

    触发器详细规范

          Semiconductor integrated circuits

Detail specification for type JT54F74 FTTL dual D

          positive edge-triggered flip-flops

1范围

1.1主题内容

    本规范规定了半导体集成电路JT54F74型FTTI.双上升沿D触发器(以下简称器件)的

详细要求。

1.2适用范围

    本规范适用于器件的研制、生产和采购。

1.3分类

    本规范给出的器件按器件等级和封装形式分类。

1.3.1器件编号

    器件编号应按GJB 597A(半导体集成电路总规范>3.6.2的规定。

1.3.1,1器件等级

  器件等级应为GJB 597中3.4规定的B级和B1级。

1.3.1.2封装形式

  封装形式应按GB/T 7092(半导休集成电路外形尺寸)的规定。

封装形式如下:

    封装形式

    外形代号

    D

    D14S3

    F

    FI4X2

    H

    HI4X2

    J

    J14S3

    C

    C'20F3

 

1.4  绝对最大额定值

绝对最大额定值如下:

 

 

    数  值

 

    项  目

 

    符  号

 

 

    最小

 

    最大

    单  位

 

    电源电压

    Vcc

    O.5

    7.O

    V

    输入电压

    V1

    1.21)

    7.0

    V

    功  耗

    PD

   -

    88

    mW

    贮存温度

    Tstg

    65

    150

    ℃

    结  温

    Ti

    -

    175

    ℃

    引线耐焊接温度(lOs)

    Th

    -

    300

    ℃

 

注:l)/I= -18mA

1.5推荐工作条件

  推荐工作条件如下:

 

 

    数值

 

    项    目

 

    符号

 

 

    最小

 

    最大

    单位

 

    电源电压

    Vcc

    4.5

    5.5

    V

    输入高电平电压

    V1H

    2.0

 

    V

    输入低电平电压

    YlL.

   -

    0.8

    V

 

    时钟高电平

 

    4.0

   -

 

    时钟低电平

    6.O

   -

    脉冲宽度

 

 

    预置

    tw

 

 

    -

    ns

 

 

    清零

    4.0

 

 

    D(H)-)CP

    tsu

    3.0

   -

 

    建立时间

 

 

    D(L)-)CP

 

    4.0

   -

    ns

 

 

    D(H)-)CP

    fH

    2.0

   -

    ns

    保持时间

 

 

    D(L)-)CP

 

    恢复时间

 

SD-)CP

 

RD-)CP

 

    trcc

 

 

    3.O

 

   -

 

    ns

 

  最高工作频率

    fmAX

   -

    80

    MHz

  工作环境温度

    TA

    -55

    125

    ℃

 

2引用文件

  GB 3431.1--82半导体集成电路文字符号  电参数文字符号

  GB 3431.2--86半导体集成电路文字符号引出端功能符号

  GB 3439--82    半导全集成电路TTL电路测试方法的基本原理

  GB 4728.12--85电气图用图形符号二进制逻辑单元

    GB/T 7092--93半导体集成电路外形尺寸

    GJB 548A--96  微电子器件试验方法和程序

    GJB 597A--96  半导体集成电路总规范

3要求

3.1详细要求

    各项要求应按GJB 597A和本规范的规定。

3.2设计、结构和外形尺寸

    设计、结构和外形尺寸应符合GJB 597A和本规范的规定。

3.2.1逻辑符号、逻辑图和引出端排列

    逻辑符号、逻辑图和引出端排列应符合图l的规定。引出端排列为俯视图。逻辑符号符

合GB 4728.12的规定。

逻辑符号

逻辑图(1/2)                                   

SJ 50597/50-97 半导体集成电路 JT54F74型FTTL双上升沿D 触发器详细规范_1SJ 50597/50-97 半导体集成电路 JT54F74型FTTL双上升沿D 触发器详细规范_1

 

引出端排列

D,F,H,J型                 C型

SJ 50597/50-97 半导体集成电路 JT54F74型FTTL双上升沿D 触发器详细规范_1

3.2.2功能表

功能表如下;

图l逻辑符号、逻辑图和引出端排列

   

    输

  入

 

    输

  出

   SD

    RD

    CP

    D

    Q

    Q

    L

    H

    X

    x

    H

    L

    H

    I.

    x

    x

    L

    H

    L

    L

    X

    x

    Hl)

    Hl)

    H

    H

    t

    H

    H

    L

    H

    H

    +

    L

    L

    H

    H

    H

    L

    x

    QO2)

    SJ 50597/50-97 半导体集成电路 JT54F74型FTTL双上升沿D 触发器详细规范_1 O2}

 

  注:①H.一高电平;L--低电平;

    十——低到高电平跳变;X——任意;

    1)当SD和RD都变为H时,输出状态不稳定。

    2)O.o--稳态输入条件建立前Q的电平。

    Qo——稳态输入条件建立前的砭的电平或O.o的朴码。

3.2.3电路图

    承制方在鉴定前应将电路图提交给鉴定机构存档备查。

3.2.4封装形式

    封装形式应符合本规范1.3.1.2的规定。

3.3引线材料和镀涂

    引线材料和镀涂应按GJB 597A的3.5.6的规定。

3.4电特性

    电特性应符合本规范表1的规定。

                        表1 电特性

SJ 50597/50-97 半导体集成电路 JT54F74型FTTL双上升沿D 触发器详细规范_1

3,5电试验要求

    器件的电试验要求应为本规范表2所规定的有关分组,各个分组的电测试按本规范表3

的规定。

表2电试验要求

 

    分    组(见表3)

    项    目

 

 

    B级器件

 

    BI级器件

  中间(老练前)电测试

    A1

    A1

  中间(老炼后)电测试

    All)

    A11)

  最终电测试

A2,A3,A7,A9

 A2,A3,A7、A9

 

  A组检验电测试

 

AI ,A2,A3,AT,A8,

A9,A10,A11

A1,A2,A3,

A7,A8,A9

  C组终点电测试

    A1,A2.A3

    AI,A2,A3

  C组检验增加的电测试分组

     --

    A10,A11

  D组终点电测试

    A1 ,A2,A3

    A1,A2,A3

 

注:1)该分组要求PDA计算(见本规范4,3)。

表3电测试

 

 

引用标准

    条  件

    规范值

    单

  分组

 

  符号

 

 

GB 3439

 

    (若无其他规定.T^= 25℃

 

  最小

 

  最大

 

    位

 

 

    VOH

 

    2.2

Vcc=4.5V,  IOH = 1.0mA

V1L.= 0.8V,  VIH= 2.0V

 2.5

  --

    V

 

 

    VoI.

 

    2.5

Vcc = 4.5V,  IoL = 20mA

VIL= 0.8V  IIH= 2.0V

  --

 

    0.5

    V

 

    VIK

    2.1

Vcc=4.5V,  II= -18mA

  --

    -1.2

    V

 

 

Vcc= 5.5V, VI = 2.7V

  --

    20

 

    A1

 

    VIH

    2.12

Vcc = 5,5V, VI=7.0V

  --

100

    UA

 

 

Vcc = 5.5V

D.CF为测试蛸

    -0.3

    —0.6

 

  I1L

    2.13

VIL= O. 5V

RD.SD测试端

-0.9

 -1.80

    mA

    Icc

    2.25

Vcc = 5.5V, VIL= OV

  --

    16

    mA

    Ios

    2.21

Vcc=5.5V, Vo=OV

    - 60

    - 150

    mA

   IOD

    2.22

Vcc= 4.5V, VI= 5.5V, Vo=2.SV

    60

  --

    mA

    A2

TA= 125℃除VIK不测外,其作参数、条件、规范值同表l。

    A3

 T^= - 55℃除VIK不测外,其余参数、条件、规范值同表l。

  Ⅺ

先在Vcc= 4.5V.后在Vcc= 5.5V下分别进行功能测试。功能测试按本规范3.2.2。

 

    TA= 125℃

先在Vcc= 4.5V.后在Vcc=5.5V下分别进行功能测试,功能测试按本规

    A8

 

 

  TA= - 55℃

 

范3.2.2。

 

续表3

 

 

引用标准

    条  件

    规范值

 

  分组

 

  符号

 

 

GB 3439

 

    (若无其他规定,TA= 25℃

 

  最小

 

  最大

  单位

 

 

    fMAX

    3.10

 

    100

 

    MHz

    tPLH1

 

    3.4

 

 

   Vcc=5.0V

 CP-)Q

    3.8

 

    6.8

 

 

   ns

 tpHL1

    3.5

CL= 50pFSJ 50597/50-97 半导体集成电路 JT54F74型FTTL双上升沿D 触发器详细规范_110 %

    4.4

    8.O

 tplh2

    3,4

SJ 50597/50-97 半导体集成电路 JT54F74型FTTL双上升沿D 触发器详细规范_1接2.7V

 

    3.8

    6.8

 

tplH2

 

 3.5

 

(见图4)

 

    CP-)SJ 50597/50-97 半导体集成电路 JT54F74型FTTL双上升沿D 触发器详细规范_1

 

 

4.4

 8.O

    ns

 

 

 

 

    A9

 tPLH3

    3.4

 

 

  Vcc=5.0V

CL= 50pSJ 50597/50-97 半导体集成电路 JT54F74型FTTL双上升沿D 触发器详细规范_1F10%

  SJ 50597/50-97 半导体集成电路 JT54F74型FTTL双上升沿D 触发器详细规范_1 -)Q

SJ 50597/50-97 半导体集成电路 JT54F74型FTTL双上升沿D 触发器详细规范_1-)Q

*          

    3.2

 

 

    6.1

 

 

tPHL3

 

 

3.5

 

 

 CP接2.7V

(E图3)

 

 

SJ 50597/50-97 半导体集成电路 JT54F74型FTTL双上升沿D 触发器详细规范_1-)Q

    RD-'gQ

 

3.5

 

 

 

 9.0

 

 

    ns

 

 

 

 

 tPLH4

 

 3.4

 

    Vcc= 5.0V

 CL=50pF±lO%

    So--}Q

 

    Ro-)Q

 

    3.2

 

 

    6.I

 

 

 tPHIA

 

 

3.5

 

 

 CP接OV

(见图3)

 

 

    SD-)Q

RD-÷Q

3.5

 

 

9.0

 

 

    ns

 

 

 

 

    AIO

TA;125℃,所有开关参数,条件同A9分组.规范值按表1。

    All

丁一=一S5℃,所有开关参数、条件同A9分组,规范值按表l。

 

Vcc= 5V

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    图2开关测试原理图

注:R= 499N1:10%;CL= 50pF-+ 10%(包括探头电容与夹具电容)

SD霞D输入

                                         

SJ 50597/50-97 半导体集成电路 JT54F74型FTTL双上升沿D 触发器详细规范_1 SJ 50597/50-97 半导体集成电路 JT54F74型FTTL双上升沿D 触发器详细规范_1

SJ 50597/50-97 半导体集成电路 JT54F74型FTTL双上升沿D 触发器详细规范_1

 

图3预置和清零开关时间测试波形图

 

SJ 50597/50-97 半导体集成电路 JT54F74型FTTL双上升沿D 触发器详细规范_1

                     图4开关时间波形测试图

注:①tl= to≤2.5ns。

    ⑦输入信号特性:,以表I为基准,q =50±10%。

    ⑦当测试fmax,时,输出频率应为输入频率的一半。

3.6标志

    标志应按GJB 597A3.6的规定。

4质量保证规定

4.1抽样和检验

830
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