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SJ 50597.34 95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范 3

时间:2012-5-28 14:42:50 作者:标准吧 来源:SJ 阅读:1051次
SJ 50597.34 95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范 3
 

3.6标志

    器件志应按GJB 597第3.6条的规定。

3.6.1  总剂量辐射强度标志

    总剂量辐射强度标志应按CJB 597第3.6.2.6条的规定。

3.6.2标志的正确性

    所有器件在标上器件编号后,应经受表2规定的最终电测试,也可以经受特殊设计经认可

的电测试,以验证器件编号标志的正确性。
3.7微电路组的划分

    本规范所涉及的器件为第36微电路组(见GJB 597附录E)。

4  质量保证规定

4.1  抽样和检验

    除本规范另有规定外,抽样和榆验程序应按CJB 597和GJB 548方法5005的规定。

4.2筛选

    在鉴定检验和质量一致性检验之前,全部器件应按GJB 597方法5004和本规范表4的规

定进行筛选。

    表4筛选

若无其他规定,表中引用的试验方法系指GJB 548的试验方法。

项目

 

条件和要求

说  明

B级器件

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3级器件

方法

    条件

方法

    条件

内部目检

(封装前)

 20lO

试验条件B

 

 20lO

试验条件B

 

 

稳定性烘熔

(不要求终点

电测试)

1008

 

 

试验条件C

(150℃,24h)

 

1008

 

 

试验条件C

(150℃,24h)

 

 

温度循环

1010

试验条件C

1010

试验条件C

 

恒定加速度

 

 

200l

 

 

试验条件D

 Y1方向

 

200l

 

 

试验条件D

 Y1方向

 

试验后进行目检,引线断

落、外壳破裂、封盖脱落

失效。

中间(老炼前)

电测试

 

本规范A1分组

 

 

本规范A1分组

 

记录要求△测试的SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3值。

老化

静态

 1015

试验条件B

(125℃,160h)

 1015

试验条件B

(125℃,160h)

①静态老化采用本规

  范图3电路。

②动态老化采用本规

  葩图4电路。

③可选取静态、动态老

  化的其中一种方式。

 

动态

试验条件D

或E

(L25℃,160h)

试验条件D

或E

(L25℃,160h)

中间(老化后)

电测试

 

本规范A1分组

和表10△极限

 

本规范A1分组

和表10△极限

 


续表4

若无其他规定,袭中引用的试验方法系指GJB 548的试验方法。

项目

 

条件和要求

说  明

B级器件

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3级器件

方法

    条件

方法

    条件

允许的不合格品率(PDA)及其计算

 

 

5%。本规范A1分组,当不合格品率不超过20%时,可

重新提交老炼,

但只允许一次。

 

 

10%。本规范A1分组,当不合格品率不超过20%时,可

重新提交老炼,

但只允许一次。

 

用老炼失效效(包括超过

AI分组规范值和△极限

值的器件)除以提交老炼

的合格器件效即为PDA。

不大于规定的PDA时,则

该批应接收。

最终电测试

 

 

 

本规范A2、A7、

A9分组。

 

 

 

本规范A2、A7、

A9分组。

 

 

本项筛选后,若引线涂覆

改变或返工,则应再进行

A1分组测试。

密封

  细检漏

  粗检漏

 

1014

 

 

 

试验条件A1或

A2

试验条件Cl或

C2

1014

 

 

 

试验条件A1或

A2

试验条件Cl或

C2

 

外部目检

2009

本规范第3.1条

2009

本规范第3.1条

可在发货前按批进行

鉴定和质量一致性检验的试验样品抽取

5005

 

本规范第3.5条

 

5005

 

本规范第3.5条

 

 

a.  JCA085

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3
b.  JC 4086

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

c.  JC 4070

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

 

 

d.  JC 4077

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

    图3静态老化电路图

注:①静态老化I:所有输入端接OV.即开关S1置“l”。

    ②静态老化Ⅱ:所有输入端接SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3.印开荧S1置“2”;

    ③除SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3端外,每个引出端应通过一个2kΩ~47kΩ的电阻播相连接。

     由于使用、受热或老化,所选电阻的实测值应不超过其标称值的±20%。

    ④输出端开关S2可以置“l”或“2”。

    ⑤SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3=15~18V;SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3= OV。

a.  JC 4085

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3


b.  JC 4086

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

c.  JC 4070

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3


d. JC4077

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

    图4 动态老化和稳态寿命试验电路图

    注:①除SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3端外,每个引出端应通过一个2KΩ~47KΩ的电阻器相连接。

          由于使用、受热或老化,所选电阻的实测值应不超过其标称值的±20%。

         ②对输入信号的要求:

          a.方波占空比50%;

          b.  频率  SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3=25kHz-lMHz.SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3/2;

          c.  频率  SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3=25kHz-lMHz.

          d.  幅度:景小值为;SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3-0.5V+10%SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

                     最大值为:SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3+0.5V-10%SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

         ③SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3=15V;SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3=0V。

4.3鉴定检验

    鉴定检验应按GJB 597第4.4条的规定。所进行的检验应符合GJB 548方法5005和本

规范A、B、C、D和E fll榆验(见本规范4.4.1条至4.4.5条)的规定。

4.4质量一致性检验

    质量一致性检验应按GJB 597第4.5条的规定和本规范的规定。所进行的检验应按

GJB 548方法5005和本规范A、B、C、D和E纽检验(见本规范4.4.l条至4.4.5条)的规定。

4.4.1A组检验

    A组检验应按本规范表5的规定。,

    电试验要求应按本规范农2的规定,符分组的电测试按本规范表3的规定。

    符分组的测试可用一个样本进行。当所要求的佯率大小超过批的大小时,允许100%检

验。各分组的测武可按任意顺序进竹,合洛判定数(C)最大为2。


表5 A组检验

试    验

LTPD

    B级器件

    SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3级器件

A1分组   25℃下静态测试

    2

 

 A2分组  125℃下静态测试

    3

    3

 A3分组  -55℃下静态测试

    5

    5

 A4分组   25℃下动态测试

   2

    2

 A9分组   25℃下开关测试

    2

    2

 A1O分组  125℃下开关测试

    3

 All分组  -55℃下开关测试

    5

    注:1)仅在初始鉴定和工艺、设计更改时才进行该分组测量(即在lMHz频率下测量指定输入端和SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

    问的电容)。

4.4.2R组检验

B组检验应按本规范表6的规定。

B1~B5分组可用同一检验批中Ib性能不合格的器仲作为样本。

    表6 B组检验

若无其他规定,是中引用的试验方法系指GJR 548的武验方法。

 

试 验

条件和要求

样品数/(接收数)或LTPD

说  明

B级器件

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3级器件

方法

    条件

方法

    条件

B1分组

尺寸

2016

按规定

2016

按规定

2/(0)

 

B2分组

  抗熔性

2015

按规定

2015

按规定

4/(0)

 

B3分组

可焊性

 

 

2022

  或

2003

焊接温度t

245±5℃

 

2022

2003

焊接温度:

245±5℃

 

15

 

 

 

 LTPD系对引线数

而言,被试器件应

不少于3个。

B4分组

内部目检和机

械检查

 

2014

 

按规定

 

 

2014

 

按规定

 

 

l/(O)

 

 

B5分组

  键合强度

  超声焊

 

 

20ll

 

 

试验条件C

或D

 

 20ll

 

 

试验条件C

或D

 

15

 

 

 

可在封装前的“内

部目检”筛选后,

机抽取样品进行本

分组试验

 


续表6

若无其他规定,表中引用的试验方法系指GJB 548的试验方法。

 

试 验

条件和要求

样品数/(接收数)或LTPD

说  明

B级器件

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3级器件

方法

    条件

方法

    条件

B8分组

(a)电测试

(b)静电放电灵

敏度等级

(c)电测试

 

 

GJB

 1649

 

 

本规范A1分组

 

本规范A1分组

 

 

  GB

  1649

 

 

  本规范A1分组

 

  本规范A1分组

  15/(0)

 

 

 

 

 在初始鉴定或产品

 新设计时应进行。

 

 

 

B9分组

输入高压

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3试验

 

本规范

4,5.3条

 

 

本规范

4,5.3条

 

15

 在初始鉴定或产品

 新设计时应进行。

 

4.4.3C组检验

    C组检验应按本规范袭7的规定。

表7 C组检验

若无其他规定,表中引用的试验方法系指GJB 548的试验方法。

 

试 验

条件和要求

样品数/(接收数)或LTPD

说  明

B级器件

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3级器件

方法

    条件

方法

    条件

C1分组

稳态寿命

 

终点电测试

 

1005

试验条件D,

125℃,1000h

或试验条件FA1(见本规范

袭3)

和表10△极限

1005

试验条件D,

125℃,1000h

或试验条件FA1(见本规范

袭3)

和表10△极限

5

采用本规范图4线路

 

C2分组

  温度循环

  恒定加速度

 

  密封

  细检漏

  粗检漏

  目检

 

  终点电测试

 

1010

2001

1014

试验条件C

试验条件D.

Y1方向

试验条件A1或A2

试验条件C1或C2

按方法1010目检判据

本规范A1分组(见本规范

袭3)

1010

2001

1014

试验条件C

试验条件D.

Y1方向

试验条件A1或A2

试验条件C1或C2

按方法1010目检判据

本规范A1分组(见本规范

袭3)

15

 


续表7 C组检验

若无其他规定,衷巾引用的试验方法系指GJB 548的试验力。法。

 

试 验

条件和要求

样品数/(接收数)或LTPD

说  明

B级器件

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3级器件

方法

    条件

方法

    条件

 C3分组

  125℃下开关

  调试

 

不要求

 

 

本规范Al0分组

(见本规范表3)

3

 

 C4分组

  一55℃下开关

  测试

 

不要求

 

 

本规范All分组

(见本规范表3)

5

 

4.4.4D组检验

    D组检验应按本规范表8的规定。

    D1、D2、D5、D6、D7和D8分组可用同一检验批中电性能不合格的器件作为样本。

表8 D组检验

若无其他规定,表中引用的试验方法系指GJB 548的试验方法。

 

试 验

条件和要求

样品数/(接收数)或LTPD

说  明

B级器件

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3级器件

方法

    条件

方法

    条件

D1分组

  尺寸

2016

按规定

2016

按规定

15

 

  D2分组

    引线牢固性

    密封

    细检漏

    粗检漏

2004

1014

试验条件B2

 

试验条件A1或A2

试验条件Cl或C2

2004

1014

试验条件B2

 

试验条件A1或A2

试验条件Cl或C2

15

 

D3分组

  热冲击

 

  温度循环

 

  抗潮湿

 

 

 

  密封

  细检漏

  粗检满

目检

 

终点电测试

1011

1010

1004

1014

 

试验条件B

15次循环

试验条件C

100次循环

接规定

 

 

式验条件Al或A2

式验条件C1或C2

安方法1010和

i004目检判据

本规范A1分组

1011

1010

1004

1014

 

试验条件B

15次循环

试验条件C

100次循环

接规定

 

 

式验条件Al或A2

式验条件C1或C2

安方法1010和

i004目检判据

本规范A1分组

15

Bl级器件允

许按GB 4590

第3.6条严格

度D进行试验

 

 


续表8

若无其他规定,表中引用的试验方法系指GJB 548的试验方法。

 

试 验

条件和要求

样品数/(接收数)或LTPD

说  明

B级器件

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3级器件

方法

    条件

方法

    条件

D4分组

    机械冲击

    变频振动

    恒定加速度

 

    密封

    细检漏

    粗检漏

目检

 

终点电测试

2002

2007

2001

 

1014

 

试验条件B

试验条件A

斌验条件E

Y1方向

 

试验条件A1或A2

试验条件C1或C2

按方法2002和

!007目检判据

本规范A1分组

2002

2007

2001

 

1014

 

试验条件A

试验条件A

斌验条件D

Y1方向

试验条件A1或A2

试验条件C1或C2

按方法2002和

!007目检判据

本规范A1分组

15

D3

分组的

样品可

甩在D4

分组

 

D5分组

盐雾

密封

细检漏

粗捡漏

目检

 

1009

1014

 

 

适用时

同B级器件

 

15

 

D6分组

  内部水气

  含量

 

1018

 L00℃时最大水

  汽含量为:

5000ppm

 

 

不要求

 

3/(0)或

5/(1)

当试验3个器件

出现1个失效时,

可加试2个器件

并且不失效,若

第一次试验未通

过,可在鉴定机

构认可的另一试

验室进行第二次

试验,著试验通

过,则该批被接收

D7分组

  引线涂覆

  粘附强度

2025

按规定

2025

按规定

 15

LTPD系对引

线数而言

D8分组

  封盖扭矩

2024

仅适用于陶瓷

熔封封装

2024

仅适用于陶瓷

熔封封装

5/(0)

仅用于熔封

陶瓷外壳

 


4.4.5E组检验

    仅对有辐射强度保证等级要求的器件才进行E组检验(见本规范3.6.1条)。

E组检验应按本规范表9的规定

表9 E组检验

若无其他规定,表中引用的试验方法系指GJB 548的试验方法。

 

试 验

条件和要求

样品数/(接收数)或LTPD

说  明

B级器件

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3级器件

方法

    条件

方法

    条件

E2分组

试验前

电测试

稳态总剂量

辐射

(R)鉴定检验

 

(I)】质罱一

致牲检验

终点电测试  -

 

1019

 SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3=25℃

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3=10V

 

 

本规范A7分组及表14

1019

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3=25℃

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3=10V

 

 

本规范A7分组及表14

15/0

11/0

按本规范4.5.5条规定

 

 

 

3个晶片批,每批5

个器件

接晶片批

 

按本规范4.5.5条规

 

4.5检验方法

    检验方法按下列规定:

4.5.1  电压和电流

    所有电压以器仲SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3端为基准.电流以流入器件引出端为正。

4.5.2老化和寿命试验

    被试器件(DUT)在完成试验之后应先冷却列25±3℃才能去掉偏簧电压,然后再进行电

参数终点测试。井按要求计箅变化量(△)值,见表10。

    表10    变化量极限(SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3=25℃)

参数

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

变化量极限(△)

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

15V

±100nA

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

5V

±20%

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

5V

±20%

    注:1)老化和寿命试验前后应记录参敏值.以确定变化量(△)。

4.5.3输入保护电路的高压(SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3)试验

    被测器件(DUT)的所有输入端每次(最多4个)应经受充电到SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3为400V的IOOpF电

容产生的电压脉冲,该破坏性实验应采用图5试验电路,按下列规定进行。

    a.25℃下测量选定输入端的SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3,在最大SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3下每个被试输入端的试验规范体为

±lOOnA。

    25℃下测量被试器件(DUT)的SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3,在最大SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3下试验规范值最火增加表3规定的SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

范值的20%。


b.  高压试验方式有三种(见表11).每种试验要求首先将Sl置于位置“1”,使SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3充电到

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3,然后将S1鬣于位置“2”,将SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3加到被试器件(DUT)。

    表11高压试验的方式

    方    式

    正    端

    负    端

    l

    SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

    输入端

    2

    输入端

    SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

    3

    输入端

    相关输出端

c.  在24h内按上述操作重复测最同一引出端的SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3如果SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3试验后被测器件

(DUT)的漏电流越,过规定的试验规范值,则该器件失效。

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

    图5高压(SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3)试验电路图

    SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3=400V(SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3充电电压)

    1MΩ≤SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3≤50MΩ

    SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3=1.5KΩ

   SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3= 100pF

    SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3为水银“无回跳”继电器

4.5.4电源电流(SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3)测试

    进行电源电流测量时,电:是的安饯应使全部电流流过该电表。

4.5.5辐射强度保证(RHA)试验

    RHA试验应按GJB 548方法5005表V和本规范农9规定的试验程序和抽样进行。并应

符合如下规定:

    a.辐射前,抽取的样品应经过25℃下的A1分组电测试合格;并进行阀值电压(VTN、

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3)的测试,以使计算辐射后阀值电压变化最(SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3)。样品应放置在合格的包装之中。

    b.  闭值电压测试电路和测试条件应按图6和表12的规定。

    阀值电压也可采用GJB 548.1t 1022的测试方法。在实测静态电流』nD的基础上增加

1OuA(电流增量法),分别测出SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

    c.对被试的RHA等级,器什应经受GJB 597(第3.4.1.3条)规定的总剂量辐射。辐射

期间,器件应按表13的规定加偏置电压,且在整个试验过程中,始终保持偏置。

    d.  辐射后,器件应进行“原位测试”或“移位测试”,作移位测试时,器件应使用可动偏置

夹具井按规定保持其温度和偏置。移动偏置时,偏置电压的中斯时间不得超过1分钟。

    e.  辐射后.器件在25℃下终点电测试,电参数应符合本规范表14的规定。A7分组的功

能测试按本规范表3的规定。终点电测试应在辐射后2小时内完成。


N沟测试

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

P沟测试

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

图6阈值电压试验电路图

表12阀值电压试验条件

器件型号

测试SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3的引出端条件

测试SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3的引出端条件

10V

-10μA

-10V

10μA

JC4085

1

2,14

5, 6,7,8,9,10,11,,12, 13

1

5, 6,7,8,9,10,11,,12, 13

2,14

JC4086

1

2,14

5, 6,7,8,9,10,11,,12, 13

1

5, 6,7,8,9,10,11,,12, 13

2,14

JC4070

1

14

2,5, 6,7.8, 9,12,13

1

2,5, 6,7.8, 9,12,13

14

JC4077

1

14

2,5, 6,7.8, 9,12,13

1

2,5, 6,7.8, 9,12,13

14

 

表13  辐射期间的偏置

器件型号

引出端连接

10V(通过30~60kΩ电阻)

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3接地

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3=1OV

JC4085

1,2,5,6,8,9,10,11,12,13

7

14

JC4086

1,2.5,6.8.9, 1O, 11, 12, 13

7

14

JC4070

1, 2, 5, 6, 8,9,12, 13

7

14

JC4077

1,2,5,6,8,9, 12, 13

7

14


表14辐射强度终点电测试参数( TA= 25℃)

参数

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

    范    围

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

    IOV

    最小0.3V

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

    lOV

    最大2.8V

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

    IOV

    最大1.4V

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

    LBV

    100x最大规范值

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

    5V

    1.35×最大规范值

SJ 50597.34-95 半导体集成电路 JC4085、JC4086、JC4070、JC4077型 CMOS门电路详细规范_3

    5V

    1.35×最大规范值

4.6数据报告

    当采购方需要时,应提供下列数据的副本。

    a.所有筛选试验的特征数据(见本规范4.2条)、所有老化和稳态寿命试验的变化数据

(见本规范3.5条)。

    b.质量一致性检验数据(见本规范4.4条)。

    c.老化期问的参数分相数据(见本规范3.5条)。

    d.最后电测试数据(见本规范4.2条)。

5交货准备

5.1  包装要求

    包装要求应按GJB 597第5.L条的规定。

6说明事项

6,1订货资料

    订货合同应规定下列内容:

    a.完整的器件编号(见1.3.1条);

    b.  错要时,对器件制造厂提供与所交付器件相应的检验批质量一致性检验数据的要求;

    c.  需要时,对合格证书的要求;

    d.  需要时,对产品或工艺更改时通知采购单位的要求;

    e.需要时,对失效分析(包括GJB 548方法5003所需求的试验条件)、纠正措施和结果

提供报告的要求;

    f.  对产品保证选择的要求;

    g.  需要时,对特殊载体、引线长度或引线形式的要求;

    h.  对认证际志的要求;

    i.  需要时,对总剂量辐射试验的要求;

    j.  需要时,其他要求。

6.2缩写词、符号和定义

    本规范所JTj的缩写、符号和定义按GB 343l.1、GB 3431.2和GJB 597的规定。

6.3特代性

    本舰范j见定的器件其功能叮替代普通工业用器件。不允许用普通工业用器件替代军用器

    一33—


件。

6.4操作

    器件必须采取防静电措施进行操作。

    推荐下列操作措施:

    a.  器件应在防静电的工作台上操作;

    b.  试验设备和器具应接地;

    c.  不能触摸器件引线;

    d.  器件应存放在导电材料和容器中;

    e.  生产、测试、使用及流转过程中.MOS器件区域内应避免使用能引起静电的塑料、橡

胶或丝织物;

    f.  相对湿度尽可能保持在50%以上。

附加说明:

本标准由中国电子技术标准化研究所归口。

本标准由八七八厂起草。

本标准主要起草人:吴华,沈欣捷。

计划项目代号:B31012。

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